10-bit 60 MS/s iki Basamaklı flaş ADC tasarımı

İki basamaklı flaş ADC?ler makul bit sayılarında yüksek hızlara ulaşabildiklerinden, yüksek hızlar istenildiğinde yaygın olarak kullanılmaktadır. İki basamaklı yapıları bir çok analog blokun uyumlu çalışmasını gerektirmektedir. Bu da kontrol sinyallerine ihtiyaç duyulmasına sebep olur. Bu kontrol sinyallerinin, saat sinyalleri olarak üretilmesi ve dağıtılması da devrenin analog bloklarının tasarımı kadar önemli bir problemdir. Bu tezde bahsedilen saat sinyallerinin otomatik olarak sentezlenmesini sağlayacak bir araç üretilmesine imkan vermek için iki basamaklı bir flaş ADC, test devresi olarak tasarlanmıştır. Test devresi olarak kullanılacak 10-bit 60 MS/s iki basamaklı flaş ADC?de kullanılan analog blokların tasarımları detaylı olarak incelenmiştir. Tüm devre tasarımı UMC 180nm teknolojisi kullanılarak gerçekleştirilmiştir. Sonuç olarak, Mentor Graphics ve MATLAB kulanılarak elde edilen benzetim sonuçları incelenmiştir. Tasarlanan ADC?nin performansı ENOB kullanılarak değerlendirilmiştir ve sekiz bite kadar ulaşan çözünürlük değerleri elde edilmiştir. Çevirme başına düşen enerji değerleri kullanılarak literatürdeki diğer iki basamaklı ADC?lerle bir karşılaştırma yapılmıştır.