Analog clock tree synthesis

Anahtarlamalı analog devrelerin (AAD) saat ağı tasarımı ciddi zaman gerektiren ve yongaların tekrar elden geçirilmesine sebep olabilecek hatalara açık, elle yapılan bir işlemdir. Bu probleme otomatik ya da yarı-otomatik bir çözüm getirmenin sektöre büyük katkısı olacaktır. Problemin dijital alandaki karşılığı olan saat ağı sentezinin otomasyonu mümkün olup, halihazırda bu işi yapan ticari yazılımlar bulunmaktadır. Bu durum, bizi problemin analog alandaki karşılığının otomasyonu üzerinde çalışmaya teşvik etti. Problemin analog hali dijital karşılığıyla benzer olmakla beraber bazı kilit noktalarda farklılıklar bulunmaktadır. Dijital problemdeki amaç kaynak saat sinyalini sıfır kaykı ile binlerce noktaya iletmek iken, analog devrelerde hedef kaynak saat sinyalini yüzlerce noktaya bazı noktalar arasında bir miktar kaykı olacak şekilde iletmektir. Ayrıca analog tasarımda kaynak saat sinyalinin bölünmüş versiyonlarını üretip, bu üretilmiş sinyallerin kaykılarını kaynak saat sinyaline bağlı olarak sınırlandırmak da problemin bir parçası olabilir. Yaklaşımımız AAD saat ağı devre tasarımını hızlandırmakla kalmayıp, tasarımın tekrarına sebep olacak hataların oluşumunu da azaltmaktadır. Yaklaşımımızın bir faydası da devredeki saat yollarının simetrik ayarlanması için vakit harcamaya gerek kalmamasından dolayı analog devrenin tasarımının süresinin de kısalmasıdır. önerdiğimiz akış, gereksinim analizi, hedef belirleme, dizayn & sentez ve doğrulama adında dört aşamadan oluşmaktadır. İlk aşama olan gereksinim analizi, analog tasarımcı ile mülakat yaparak başlayıp, analog tasarımdan bazı fiziksel parametrelerin elde edilmesi ile devam edip, saat fazları ve bu fazlar arasındaki ilişkileri içeren bir listenin hazırlanmasıyla bitmektedir. Hedef belirleme isimli ikinci aşamada graf bazlı programlar kullanılmaktadır. Burada, özelleşmiş bir "en uzun yol" problemini birinci fazda elde edilen kısıtları sağlayan bir saat çizelgesi çıkarmak amacıyla etkin bir biçimde çözmekteyiz. Üçüncü aşamada saat devre sentezi problemini iç ve dış saat ağacı adında iki seviyeye ayırıp, bir önceki aşamada üretilen hedefleri otomatik olarak kullandığımız ticari saat ağı sentez yazılımına iletmekteyiz. Son aşama olan doğrulama aşamasında, ilk aşamada elde ettiğimiz zamanlama kısıtlarını sağlayıp sağlamadığımızı test etmekteyiz. Burada ayrıca devrenin etkin bit sayısı (EBS) gibi başarım ölçütlerini sağlayıp sağlamadığını kontrol etmek amacıyla SPICE simulasyonları da yapmaktayız. Vardığımız sonuç, önerdiğimiz akışın tasarım süresini önemli ölçüde azaltıp, hata ihtimalini oldukça azalttığı yönündedir. Akış sonucunda elde edilen EBS değerleri, akışı test tasarımımıza (10-bit 0.18 mikron 2-basamaklı farksal girişli 60 MSps Flash ADC) uyguladığımızda elimizdeki zaman kısıtları altında elde edebileceğimiz en olası EBS değerlerine oldukça yakın olduğumuzu göstermektedir. Son olarak, önerdiğimiz akışın üç fazını (üçüncü faz olan dizayn & sentez hariç) elle yapılan saat ağı tasarımında kullandığımız takdirde, elle yapılan tasarımı da daha sistematik, hızlı ve hataya toleranslı hale getirebildiğimizi (yarı-otomatik akış) belirtmeliyiz.