Fault emulation techniques for logic locking and multi-cycle test generation

İmal sonrasındaki çiplerin test aşaması, dijital sistem tasarımı endüstrisinde kısaca test veya test yapmak olarak geçer. Son yıllarda, yüksek test kalitesi sunan çoklu-darbeli testler önerilmiştir. Çoklu-darbeli testler, devre fonksiyonel durumda iken giriş vektörünün devreye birden fazla saat darbesi süresince beslenmesiyle yapılır. Kısmi-tarama devreler ve çoklu saat alanı bulunan devreler için genellikle çoklu-darbeli testler gerekmektedir. Bunların yanı sıra, çoklu-darbeli testler, test süresini ve maliyetini düşürebileceklerinden ve aynı test vektörü ile daha fazla hata yakalamaya olanak sağladıklarından, sayısal entegre devre sektöründe ilgi uyandırmışlardır. Fakat, çoklu-darbeli testlerin oluşturulmasında kullanılan hata benzetimi yüksek hesaplama gerektirmektedir. Literatürde, çoklu-darbeli testler için henüz bir hata emülasyonu yöntemi önerilmemiştir. Bu tezde, yeni bir çoklu-darbeli test seti üretim prosedürü ve bu prosedürü kullanan hata emülasyonu yöntemi geliştirilmiştir. Geliştirilen hata emülasyonu yöntemi ile çoklu-darbeli test üretimini hızlandırmaktayız. Çoklu-darbeli test üretim yöntemimizde, dinamik tek hata aktivasyonu tekniği kullanılmıştır. Daha sonra, bu metod, modifiye edilerek çoklu hata aktivasyonuna olanak sağlayacak hale getirilmiş ve bir diğer yüksek hesaplama gerektiren problem için uygulanmıştır. Donanım güvenliğinde, lojik kilitleme için gereken anahtar kapılarının yerlerinin belirlenmesi, bu tezde geliştirilen ikinci emülasyon tekniği ile hızlandırılmıştır. Geliştirilen emülasyon tekniklerinin etkinliği ISCAS'89 karşılaştırma devreleri üzerinde denenmiş ve sonuçları sunulmuştur.