Design and layout of a 1.5ns to 8ns delay locked loop for high speed D/A converter applications

Yüksek performanslı sayısal devrelerin kullanımının artmasıyla yüksek hızlı ve yüksek doğruluklu data dönüştürücülere olan ilgi de artmıştır. Ayrıca, yüksek hızlı data dönüştürücülerle birlikte kullanılacak ve data dönüştürücüye yüksek hızda data aktarımını sağlayacak arayüz devrelerine ihtiyaç duyulmuştur. Bununla beraber, yüksek hızlı ve doğruluklu çalışma için data ile saat işareti arasındaki senkronizasyonu sağlayan devreler de kullanılmalıdır. Çip içerisindeki sayısal analog dönüştürücüye verileri ve bu veriler ile senkron saat işaretini verebilme açısından Alanda Programlanabilir Kapı Dizileri (Field Programmable Gate Array – FPGA), düşük maliyetli ve başarılı çözümlerdir. Ancak FPGA'dan gelecek olan saat işaretinde, sentezlenen temiz saat işaretine göre daha fazla kaymalar ve sapmalar oluşacaktır. Bu sapmalar, DAC'ın SFDR performansını önemli ölçüde düşürecektir. SFDR değerinin yine yüksek değerlerde olabilmesi için DAC'a sentezleyiciden gelen temiz saat işareti verilmelidir. Ancak bu durumda da devrede iki adet saat işareti olur ve bu işaretlerin arasında senkronizasyon sağlanmalıdır. FPGA'dan alınan verilerin devredeki iki saat işareti arasında senkronizasyon sağlayacak olan kaydedici yapısına yazılabilmesi için, saat işaretinin, verinin tam ortasına denk getirilmesi, bunun için de gecikme kilitlemeli çevrim (Delay Locked Loop - DLL) devresi tasarlanması gerekmektedir. Ancak yükses örnekleme hızlarına ulaşmak üzere her saat işareti periodunda iki kere data yazma ya da okuma işlemi gerçeklemek üzere (DDR) saat işaretinin 90° ve 270° kaydırılmasını gerçeklemesi amacı DLL yapısı yardımıyla yapılmaktadır. Ayrıca, yüksek hızlı devrelerde (1 GSPS ve üzeri) saat işaretinin genliği çok küçük olduğundan, herhangi bir sebepten dolayı oluşan küçük bir kayma (Jitter) büyük INL ve DNL hatalarına neden olmaktadır. Örneğin 1.25 GSPS bir DAC uygulaması için saat işaretinin periodu 800ps ve genliği 400ps olarak hesaplanmaktadır. Bu durumda 200ps bir saat işaretindeki hata devredeki saat işaretinin genliğinin %50'sine eşittir. Bu hataları azaltmak üzere DLL yapısı kullanılmaktadır. Jitter hatalarından rastgele ve deterministik olarak iki ayrı başlık altında bahsedilebilir. Rastgele jitter genişbantlı stokastik gaussian bir süreçtir ve genelde rastgele gürültüden kaynaklanmaktadır. Deterministik jitterin belirli bir kaynaktan oluşturulması ve rastgele olmadığı bir etkidir ve genelikle dar bantlı ve periodiktir. Deterministik jitter türü örnek olarak bir periodik siğnalden oluşan crosstalk dan türetiliyor yada bir anahtarlanan güç kaynağından. Çip içindeki saat işaretinin kaymalarına neden olan etkileri sıfır yapmak mümkün olmadığından bu saat işareti kaymaları (Skew) ve Jitter etkilerini minimum yapmak en basit yöntemdir ve bunun için de saat işareti dağıtma ve geciktirme yapıları kullanılmaktadır. DLL devresinin genel yapısında bir gerilim kontrollü gecikme hattından (VCDL) yararlanılmaktadır, bu VCDL hattının gecikmesi giriş gerilimi ile orantılı olarak değişmektedir. VCDL devresinin çıkışındaki saat işaretinin, giriş saat işaretinin tam bir periodu kadar gecikmesi gerekmektedir ve bu durumda VCDL hattının dörtte birlik kısmından çıkış alınırsa 90° gecikme elde edilmektedir. Ayrıca VCDL çıkışındaki saat işareti ile referens saat işaretinin arasındaki farkı ölçmek ve devrenin gecikmesini ona göre ayarlamak için bir faz ve ferekans detektör (PFD) yapısı kullanılmaktadır. PFD devresinin amacı çıkışta iki UP ve ya DOWN işareti üretmektir, UP işaretini anlamı, geciktirilmiş saat işaretinin referans saat işaretine göre geride kalmış olduğunu ve hızlanması gerektiğini ifade etmektedir. DOWN işaretiyse geciktirilmiş olan saat işaretinin referans işaretine göre daha hızlı olduğunu ve yavaşlanması gerektiğini ifade etmektedir. PFD devresinden türetilen UP ve DOWN işaretlerinin VCDL gecikme hattını kontrol etmesi için yük pompası (Charge Pump) kullanılması gerekmektedir. Yük pompasının çıkışına bir alçak geçiren çevrim süzgeci (loop filter) bağlanmaktadır ve bu çevrim yardımıyla UP ve DOWN işaretlerini süzgeç kapasitesinin üzerinde gerilime çevirmek mümkündür. Yük pompası yapısı genel olarak iki akım kaynağı ve iki anahtar yapısından oluşmaktadır, anahtarların açılıp kapanmasıyla yük pompasının çıkışındaki kapasiteye gerilim eklenip çıkarılması mümkün omkatadır, ayrıca bu da elde etmek istediğimiz gecikmeyi kontrol eden gerilimi sağlamaktadır. Devrenin jitter'ını düşük seviyede tutmak için yük pompasının önemli bir etken olduğu ve herhangi bir kuyruk akımı dengesizliğinin büyük jitterlara sebep olduğu görülmektedir. Ayrıca DLL devresinin çıkışındaki saat işaretinin dolluk-boşluk (duty cycle) oranın %50 civarında olması en önemli etkenlerdendir. Burada yüksek hızda çalışmalar göz önüne alındığından bu devrelerin kurulum (Setup) ve bekleme (Hold) süreleri göz önüne alınırsa, verilerin doğru yerde örneklenmesi ve herangi bir kayıp olmaması için gereken bir parametredir. Saat işaretinin dolluk-boşluk (duty cycle) aralığını sabit tutmak üzere ek bir yapı kullanılmıştır. DLL devresinin doğru kilitlediği ya da yanlış bir çevrimde takıldığı durumu belirlemek üzere bir kilitleme durumu belirleme yapısı kurulmuştur ve bu yapı çipin içindeki seri-çevresel arayüz (SPI) tarafından okunmaktadır ve DLL'in bulunduğu durumun kontrol edilmesini sağlamaktadır. DLL yapısının 120MHz ile 670MHz geniş bir frekans aralığında çalışabilmesi için üç farklı gerilimle kontrol edilebilen gecikme hattı kullanılmıştır, ayrıca gerekli bir durumda giriş saat işaretini direkt devreye uygulayabilmesi için giriş ve çıkış arasında bir tamponlu yol (buffer path) yapılmıştır. Sonuçta bu tez çalışmasında 120MHz ile 670MHz frekans aralığında çalışan DLL devresi ve serimi tasarlanmıştır, DLL'i kontrol etmek üzere bir digital kontrol bloğu yapılmıştır. Toplam devrenin corner ve monte carlo benzetim sonuçları verilmiştir.