Combined aes + aegis architectures for high performance and lightweight security applications

Günümüzde kriptografi banka kartlarından telefonlara, arabalardan haberleşme araçlarına ve bulut hizmetlerine kadar pek çok alana girdi. Digital bilgiyi yetkilendirilmemiş erişimlere karşı korumak için bir çok şifreleme algoritması mevcuttur. Gelişmiş Şifreleme Standardı (AES) Amerikan Ulusal Standartlar ve Teknoloji Enstitüsü (U.S. NIST) tarafından standart şifreleme algoritması olarak onaylandıktan sonra en önemli blok şifreleyici olmuştur. AES'in kanıtlanmış güvenliği ve makul donanım kullanımı onu yeni bilgi güvenliği uygulamaları için mantıklı bir seçim yapmaktadır. Bugüne kadar, yüksek performanstan düşük alan kullanımına kadar pek çok tasarım yaklaşımını hedefleyen AES versiyonları donanımsal ve yazılımsal olarak gerçeklendi. Ancak günümüz bilgi güvenliği uygulamaları hem gizlilik hem de kimlik doğrulama gerektirdiği için, kimlik doğrulamalı şifreleme giderek daha çok önem kazanmaktadır. AES, bir çok kriptografi bilimcisi tarafından kimlik doğrulamalı şifrelemenin gerçeklenmesinde mantıklı bir seçim olarak düşünülmektedir. Son zamanlarda literatürde, AES algoritmasını olduğu gibi kullanan ya da AES'te küçük değişiklikler yaparak kullanan kimlik doğrulamalı şifreleme algoritmları çokça gözükmeye başlamıştır. Bu yeni kimlik doğrulamalı şifreleme algoritmalarının bazılarında daha iyi performans ve daha az kaynak kullanımı başarılabileceği iddia edilmektedir. Ancak bu algoritmalar henüz yeni literatüre girdiği için bu iddiaları destekleyen çok az donanım gerçeklemesi mevcuttur, hatta bazıları donanımsal olarak henüz gerçeklenmemiştir. Bu tezde AES'i, çok yakın zamanda literatüre giren AES tabanlı kimlik doğrulamalı şifreleme algoritması olan AEGIS ile aynı donanımda birleştiren mimariler tasarlanmıştır. Buradaki amacımız iki algoritmanın tek bir devrede gerçeklenmesine örnek teşkil edecek bir mimari sunmak, birleşik performans ve donanım kaynağı kullanımını analiz etmek ve AEGIS'ın tasarımcılarının kaynak kullanımı konusundaki iddialarının tartışılabileceği sentez sonuçları elde etmektir. Ayrıca bilgilerimize göre literatürde AEGIS'ın donanımda gerçeklenmesini sunan bir çalışma henüz yapılmamıştır ve AEGIS ilk kez bu çalışmada donanımsal olarak gerçeklenmiştir. Bu tezde yüksek performans ve az donanım kaynağı kullanan olmak üzere iki değişik, birleşik AES + AEGIS donanım mimarisi sunulmuş ve bu devreler Verilog donanım tanımlama dilinde (Verilog HDL) yazmaç transfer seviyesinde (RTL) kodlanmıştır. Ayrıca sadece AES şifrelemesi yapan devreler de gerçeklenip, her iki birleşik mimarinin kaynak kullanımı bu devreler ile kendi kategorisinde kıyaslanmıştır. Devreler UMC 90nm standart hücre kütüphanesiyle ve Cadence RTL derleyicisi kullanılarak gerçeklenmiştir. Sentez sonuçları raporlanmış ve değerlendirilmiştir.