FPGA
70 theses under this subject heading
Müzikle şifreleme-veri gizleme sistemi tasarımı ve gerçeklenmesi
Gizli kalması gereken verilerin hızlı bir şekilde verinin kaynağından hedefe ulaşması için günümüzde internet gibi herkese açık ve güvensiz kanallar kullanılmaktadır. Bu verilerin güvenliğini sağlamak kimi zaman hayati önem taşıdığından farklı şifreleme yöntemleri dünyanın dört bir yanında geliştirilmekte ve kullanılmaktadır. Bu duruma bir başka yaklaşım ise; veri güvenliğini veriyi gizleyerek sağlayan steganografik yöntemlerdir. Bu çalışmada, güvenlik seviyesini arttırmak için şifreleme ve veri gizleme bir arada kullanılmaktadır. Şifreleme için öncelikle AES-256 algoritması kullanılmakta ve algoritmanın çıktısı olan veriler, gizlenirken kullanılacak taşıyıcı ses dosyasındaki müzik eserinin notalarının kullanılan özelliklerinden elde edilen değerlerle sonlu alanda çarpma yapmak suretiyle şifrelenmektedir. Daha sonra, yine bu nota değerlerinden oluşturulan kurala göre, şifrelenmiş veriler, taşıyıcı ses dosyası içerisine gizlenerek ortaya şüphe çekmeyen ve şifrelenmiş veri taşıyan ses dosyaları çıkarılmaktadır. Taşıyıcı ses dosyasındaki müzik eserinden elde edilen değerler, hem şifreleme aşamasında hem de veri gizleme aşamasında anahtar niteliğinde kullanıldığından, kaynaktan hedefe yapılacak dosya aktarımından önce herhangi bir veri aktarımına ve anahtar paylaşımına ihtiyaç duyulmamakta ve güvensiz kanaldan anahtar paylaşımı yapılması sorununu ortadan kaldırmaktadır. Tasarlanan sistem, girdiler ne olursa olsun oluşacak çıktıdan aynı nota değerlerinin elde edilebileceğini ve yapılan işlemlerin matematiksel olarak tersinin yapıldığı veri ayıklama ve çözme aşamalarının ardından doğru veriye kesin olarak ulaşılacağını garantilemektedir. Tasarlanan sistemin gerçeklenmesi birbirleriyle haberleşen yazılım ve donanım birimleri tasarlanarak yapılmıştır. Hız kısıtları göz önünde bulundurularak sistemin yazılım ve donanımda çalışacak alt sistemleri belirlenmiş ve donanımda 2524 Mbps gibi bir şifreleme hızına ulaşılmıştır.
Düşük güç tüketimi ve yüksek başarım için özgün uyarlanabilir gömülü sistem ve bellek tasarımları
Modern gömülü sistemler ve bilgisayarlarda düşük güç tüketimi sağlamak için bu sistemlerin en önemli parçası olan bellek yapılarında enerji kayıplarını azaltan çözümlere ihtiyaç vardır. Ancak bu çözümlerin başarımda istenen seviyeyi düşürmemesi ve hoş görülemez alan kaybına neden olmaması beklenir. Çağdaş bilgisayar mimarilerinde en çok kullanılan bellek yapılarından biri, Dinamik Rasgele Erişimli Bellek (DRAM)'lerdir. DRAM'i oluşturan bit hücreleri, belirli bir süre herhangi bir erişim olmaksızın veri saklayabilmekte ancak belirli süreden sonra erişim yapılmazsa sızdırma akımları nedeniyle veri kaybı olmaktadır, bu nedenle periyodik olarak DRAM hücrelerine erişilmesi ve yenilenmesi (Refresh) gerekmektedir. Bu işlem ise, hem güç tüketimi hem de başarım açısından oldukça maliyetlidir. Tez kapsamında, farklı koşullar/girdilere göre DRAM'in devre parametrelerini (besleme gerilimi veya alttaş kutuplama gerilimi) kendisinin değiştirilebildiği özgün Uyarlamalı DRAM (Adaptive DRAM) tasarımları (Geliştirdiğim üç tasarımdan ikisi; 2019/17243 ve 2019/13677 patent numarası ile tescillenmiştir, üçüncüsü; 2019/10444, tescil sürecindedir.) önerilmektedir. Önerilen tasarımların herhangi biri, DRAM'e kıyasla en az %21 daha düşük güç tüketimi sağlamaktadır, ve sadece %10'dan daha az gecikmeye neden olmaktadır. Ayrıca, özgün ADRAM tasarımlarımız, girdilere göre, ihtiyaç duyulan toplam yenileme sayısında %34 ile %81,8 aralığında düşüş sağlayabilmektedir. Durağan Rasgele Erişimli Bellek (SRAM) diğer bir önemli bellek birimidir. SRAM için sızdırma akımları küçülen transistör boyutları (kanal genişliği, ısıl yükler vb.) nedeniyle büyüyen bir problemdir. Bu problemi çözmek için, birden fazla hücre içeriği uyarlamalı ve bu uyarlamayı birden fazla hücreye dağıtan Multi-contents Aware SRAM (MASRAM) tasarımı önerilmektedir. MASRAM, 64 bit gruplu hücre öbeği için en az %74 ihtimalle %35'e varan durağan enerji kaybı düşüşü sağlayabilmektedir (15. ve 47. bit'lere göre alttaş kutuplama gerilimi 64 hücreye uygulandığında), ve sadece %1'lik bir alan artışına neden olur. Gömülü sistemlerden uç cihazlara, hava savunmadan yapay zeka uygulamalarına, Alanda Programlanabilir Kapı Dizileri (FPGA) kullanımı, yeniden programlanabilir yapısı nedeniyle yaygınlaşmaktadır, ve FPGA'lerde güç tüketiminin önemi de artmaktadır. Düşük güç tüketimi için önerilen çözümlerden biri, FPGA'lerde "gerilim düşürme"'dir. Ancak, bu yöntem güvenilirlik endişesi oluşturmamalı, ve istenen doğruluk seviyesini garanti etmelidir. Tez kapsamında, FPGA tabanlı Evrişimsel Sinir Ağları (CNNs) hızlandırıcılar için gerilim düşürmeye yönelik şu çalışmalar gerçekleştirilmiştir: İlk çalışmada; farklı FPGA'lerde, farklı frekanslarda, farklı CNN denektaşları için gerilim düşürme ile doğruluk ilişkisi araştırılır. İkinci çalışma, -40 ile 50 C arasındaki her sıcaklıkta, 4 farklı nem koşulunda (ilk kez bir FPGA için), farklı gerilimlerde CNNs koşturularak; gerilim düşürmenin doğruluklara etkisinin farklı zorlu şartlar altında karakterizasyonu sağlanır. Ayrıca, FPGA tabanlı CNN hızlandırıcıların güç verimliliğinde; temel tasarıma kıyasla %65 artış sağlayan, 3 özgün güvenilir gerilim düşürme tasarımı önerilmiştir. Son çalışmada ise, ilk kez, şu 2 etki keşfedilmiştir: CNN hızlandırıcı FPGA'lerde belirli bir düşük voltajda artan sayıda CNN iterasyonu ile doğrulukların azalması (DIE), ve o voltajda yineleme devam ederken geçici olarak yüksek gerilim uygulamanın DIE'a karşı iyileştirici etkisi (RE). Bu etkileri kullanarak, istenen doğruluğu koruyarak en az %43 güç verimliliği artışı sağlayan 3 özgün FPGA gerilim düşürme tasarımı önerilmiştir.
Delta bağlantılı fırçasız motor için alan odaklı kontrol algoritması FPGA tasarımı ve gerçeklemesi
Fırçasız doğru akım motorları günümüzde çok yaygın kullanım alanına sahiptir. Özellikle fırçasız doğru akım motorlarının fırçalı doğru akım motorlarına nazaran daha verimli çalışmaları, rotorun dönüşü esnasında kıvılcım oluşturmaması ve operasyon sonucunda karbon parçacıkları oluşturmaması kullanıcılar açısından oldukça değerlidir. Verimlilik her alan için önemli bir özellik iken kıvılcım oluşturmadan çalışabilmesi yanıcı gaz ve sıvı bulunan sistemlerde, karbon parçacıkları açığa çıkarmadan çalışabilmesi vakum içerisindeki ortamlarda veya kirliliğin tehlike oluşturduğu sistemlerde oldukça önem arz etmektedir. Fırçasız doğru akım motorunun kullanım alanına göre özellikleri ile birlikte sürüş şekli de değişmektedir. Bu sürüş şekillerinden biri olan Alan Odaklı Kontrol (FOC - Field Oriented Control) ticari olarak, endüstride, askeri alanlarda, havacılık ve uzay alanlarında oldukça yaygın kullanılan bir yöntemdir. Bu yöntem sistemde eyleyici olarak görev yapan motorun bağlantı noktasında rotorun mekanik açısına göre istenilen referans temel alınarak sabit bir kuvvet oluşturması amacına yönelik olarak çalışır. Bu yöntemin uygulanmasında mikroişlemciler, dijital sinyal işleyiciler ve alan programlanabilir kapı dizisi (FPGA – Field Programmable Gate Array) gibi akıllı birimler kullanılır. Sistem isterlerine göre zamansal kesinlik, eşzamanlı işlem yapma yeteneği ve yüksek hızla hesaplama gibi özellikler FPGA kullanımını ön plana çıkarmaktadır. Yapılan çalışmada FPGA kullanarak alan odaklı kontrol tasarımı yapılmıştır. Tasarım VHDL dili ile gerçeklenmiştir. Yapılan FPGA tasarımının uygulaması için sürücü devre tasarımı yapılmıştır. Çalışma sırasında gerçekleştirilen tasarım aşamaları açıklanmıştır. Kullanılan bileşenlerin özellikleri belirtilmiştir. Uygulama sırasında karşılaşılan hem FPGA tasarım hataları hem de devre tasarım hataları ve bu hataların çözümleri anlatılmıştır. Doğrulama aşamasında yapılan hesaplamalar adım adım incelenmiştir. Yapılan hesaplamaların harici kaynaklar kullanılarak yapılan hesaplamalar ile uyumlu olduğu görülmüştür. Sinyal sıralamalarının doğruluğu daha basit yöntemlerle motor sürüşü ile sağlanmıştır. Konfigürasyon değişikliği yapılırken kolaylık sağlaması ve oluşan ölçümlerin canlı olarak görüntülenmesi açısından bilgisayar üzerinde çalışan bir arayüz programı tasarımı yapılmıştır. Bu uygulama çalışmasında motor sarım şekline göre farklı yöntemler uygulanabilir olup olmamasına göre değerlendirilmiştir ve bu yöntemlerin karşılaştırmaları yapılıp farkları vurgulanmıştır. Çalışmada genel olarak tasarımı yapılmak istenen sistemin uygulama aşamalarında takip edilen yollar anlatılmıştır.
Çok işlemcili ağlarda paralel ayrık olay benzetimlerinin dağıtık işletim sistemi donanımı için anahtar-tabanlı yaklaşım
Paralel ayrık olay benzetimlerinde, benzetim zamanın ilerletilmesi ve dağıtılması ile birlikte yayıncı ve abone düğümler arası veri iletiminin en düşük gecikme ile yapılması tüm benzetimin performansının artırılması için yüksek öneme sahiptir. Bu çalışmada ortaya konulan ağ hızlandırıcı yardımıyla paralel ayrık olay benzetimlerinin performansının artırılması hedeflenmiştir. Paralel ayrık olay benzetim altyapısı olarak yüksek düzeyli mimari (HLA) kullanılmıştır. Benzetim performansını artırmak için HLA'nın koşum zaman altyapısı (RTI) aracılığı ile sunduğu zaman yönetimi (TM) ve veri dağıtım yönetimi (DDM) servislerinin gecikmelerinin düşürülmesine çalışılmıştır. Bu servislerin gecikmelerini düşürmek için TM servisinde kullanılan mümkün olan en büyük lojik zaman (GALT) ve DDM servisinde kullanılan eşleştirme algoritmasının, anahtar-tabanlı yaklaşım ile uygulaması gerçekleştirilmiştir. Bu yaklaşımda düğümlerden ağ anahtarına taşınan algoritmalar ile paket yönlendirme ve güncelleme işlemleri ağ trafiğini azaltacak şekilde şişman ağaç ağ topolojisinde gerçekleştirilmiştir. Sonuçta bir dağıtık işletim sistemi olarak görev yapan RTI'nın sunduğu TM ve DDM servisleri çok işlemcili ağda anahtar donanımına aktarılmıştır. Literatüre çok işlemcili şişman ağaç ağlarda paralel ayrık olay benzetimlerinin dağıtık işletim sistemi donanımı için anahtar-tabanlı bir yaklaşım eklenmiştir. Çalışma sonunda ortaya konulan akıllı anahtar (IS) ile konvansiyonel anahtar (CS), hesaplanan maliyet fonksiyonları ve paralel ayrık olay benzetici (PDES) üzerinde gerçekleştirilen benzetimler yardımıyla karşılaştırılmıştır. Bu karşılaştırmalarda düğüm sayısı 16, 54 ve 128 mesaj uzunluğu ise 64B ile 1024B arasında taranmıştır. Ağda trafik olmadığı durumda hesaplanan maliyet fonksiyonlarında, GALT algoritmasında %72'ye ve eşleştirme algoritmasında %19'a varan bir performans iyileşmesi IS ile sağlanmıştır. Ölçeklenebilir IS ile GALT algoritmasında iyileşme ağ boyutu ile artmaktadır. PDES üzerinde yapılan GALT ve eşleştirme algoritmalarının bir arada kullanıldığı senaryo testlerinde ise farklı trafik yükleri altında %53'e varan bir performans iyileşmesi IS yardımıyla sağlanmıştır. Elde edilen iyileşmeler yayın/abone oranın düşük olduğu küçük parçalı uygulamalarda artmaktadır. Ayrıca GALT algoritmasının iyimser eş zamanlama uygulamalarında ortaya çıkan ağda kalan geçiş mesajları problemi IS yardımıyla çözülmektedir. Böylece benzetim zamanı geri almalar ortadan kalkmakta, dolayısıyla da benzetim performansı iyileştirilmektedir. Ağda GALT ve Eşleştirme algoritmalarını hesaplayan, geçiş mesajı kalmasına izin vermeyen ve ölçeklenebilir IS sayesinde küçük parçalı paralel ayrık olay benzetimlerinin performansı artırılmıştır.
Ataletsel ölçüm birimi destekli kızılötesi görüntüleme sistemi tasarımı
Kızılötesi (KÖ) görüntüleme sistemleri sivil ve askeri görüntüleme uygulamalarında sıklıkla kullanılmaktadır. Elektromanyetik spektrumun kızılötesi bölgesindeki dalgaboylarında yapılan elektromanyetik yayılımları algılamak üzere odaksal düzlem dizisi (İng. focal plane array) şeklindeki kızılötesi görüntü algılayıcıları (İng. image sensors) kullanılmaktadır. Çeşitli optik elemanlar aracılığıyla odaklanan ve odaksal düzlem dizisi üzerine düşürülmesi sağlanan kızılötesi ışınım belirli bir pozlama süresi (İng. integration time) boyunca algılayıcı tarafından emilir ve daha sonra okuma devreleri aracılığıyla analog elektriksel sinyal olarak okunur. Elde edilen KÖ görüntünün bulanık olmaması için gerekli şartlardan biri pozlama süresi boyunca görüntülenen nesne ile görüntü algılayıcısının birbirlerine göre bağıl hareketlerinin sıfır olması veya kabul edilebilir bir sınırın içinde kalması gerekliliğidir. Görüntülenen nesnenin ya da görüntüleme sisteminin pozlama süresi boyunca yaptığı hareket KÖ görüntü de bulanıklığa neden olacaktır. Bu tez çalışması kapsamında, KÖ görüntüleme sistemi hareketinden kaynaklı ortaya çıkan bulanıklık incelenmiş ve modellenmiştir. Bulanıklığın nicel olarak hesaplanabilmesi için KÖ görüntüleme sistemi hareketini ölçmek amacıyla ataletsel ölçüm birimi (İng. inertial measurement unit) verisi kullanılmıştır. Böylece pozlama süresi boyunca KÖ görüntüleme sistemine ait Ataletsel Ölçüm Birimi (AÖB) verisi kullanılarak her bir piksele ait nokta yayılım fonksiyonunu (İng. point spread function) hesaplayan yazılım geliştirilmiştir. KÖ görüntüleme sistemi hareketinden kaynaklı bulanıklık hesaplandıktan sonra, oluşan bulanıklık görüntü işleme teknikleri kullanılarak yok edilmeye çalışılmıştır. Bulanıklığı gidermek üzere literatürde kullanılan görüntü işleme teknikleri incelenmiş ve başarımlarını test etmek amacıyla MATLAB ortamında benzetimler yapılmıştır. MATLAB ortamında test edilen bulanıklık giderici algoritmaların gerçek zamanlı olarak FPGA üzerinde uygulanabilirliği araştırılmış ve bunun için gerekli donanım ve yazılım kaynakları belirlenmeye çalışılmıştır. Seçilen bir bulanıklık giderici algoritmanın gerçek zamanlı tasarımı birebir FPGA IP çekirdekleri kullanılarak Xilinx System Generator ortamında yapılmıştır. Gerçek zamanlı görüntü netleştirme biriminde hafıza olarak SDRAM kullanımı durumunda, 2B-FFT uygulanmasında kullanılacak devrik alma işleminden dolayı ortaya çıkacak sorunlar incelenmiştir. Bu hafıza kullanılarak bir görüntünün devriğinin (İng. transpose) alınmasının tüm gerçek zamanlı görüntü işleme akışını yavaşlatacak düzeyde uzun olacağı anlaşılmıştır. Görüntünün daha hızlı devriğinin alınması ve hafızayı daha verimli kullanmak üzere Corner Turn Matris isimli yöntem incelenmiştir. Corner Turn Matris yöntemiyle daha hızlı devrik alınması işlemi System Generator ortamında tasarlanmıştır. System Generator ortamında tasarlanan bulanıklık giderici algoritmaya ait benzetimler yapılmış ve sonuçlar MATLAB sonuçları ile karşılaştırılmıştır. Bulanıklık giderici algoritmanın bazı kritik alt IP çekirdekleri Xilinx Zynq SoC (İng. system-on-chip) taşıyan geliştirme kartı kullanılarak gerçek zamanlı olarak test edilmiştir. Gerçek zamanlı olarak uygulanmayan diğer bulanıklık giderici algoritmaların MATLAB benzetimleri yapılmıştır. Tez çalışması sonucunda, KÖ görüntüleme sisteminin pozlama süresi boyunca bir senaryo dahilinde yaptığı hareketin oluşturduğu bulanıklık nicel olarak hesaplanabilmektedir. Ardından bu bulanıklık belirli şartları sağlıyorsa System Generator ortamında tasarlanan bulanıklık giderici algoritma kullanılarak yok edilebilmektedir. Bazı tipteki bulanıklıklar için System Generator uygulamasının başarımı düşük kalabilmektedir. Bu tip bulanıklıklar MATLAB ortamında uygulanan tekrarlayan en küçük kareler (İng. iterative least squares) yöntemi tabanlı bulanıklık giderici algoritma kullanılarak yok edilebilmektedir.
Vektör hızlandırıcılı işlemci tasarımı
Mikroişlemciler günümüzde birçok alanda kendine yer bulmaktadır. FPGA ile yapılan sayısal tasarım uygulamalarında bazı durumlarda işlemci çekirdekleri kullanılmaktadır. Bu çekirdekler FPGA'in içinde gömülü olarak yer alabileceği gibi, dahili işlemci çekirdeği bulunmayan FPGA'ler için, HDL kodundan işlemci sentezlenebilir. Bu tür işlemcilere soft-core işlemciler denir. Bu işlemciler, başka sayısal tasarım yapılarıyla birlikte çalışabilirler. Özellikle kolay programlanabilir ve özelleştirilebilir yapılarıyla öne çıkan soft-core işlemci çekirdekleri, FPGA tasarımlarını basitleştirmekte ve geliştirme süreçlerini hızlandırmaktadır. Bu tez çalışmasında, FPGA uygulamalarında kullanılmak üzere, özelleştirilebilir 32-bit RISC-V mimarili bir işlemci, Verilog donanım tanımlama dili kullanılarak tasarlanmıştır. Tasarlanan işlemci çarpma-bölme ve bit manipülasyonları gibi bazı opsiyonel RISC-V buyruk eklentilerini destekleyecek biçimde yapılandırılabilmektedir. FPGA uygulamalarında paralel işlem başarımını arttırmak için, işlemci çekirdeğine bağlanabilen bir vektör hızlandırıcı tasarımı da sisteme eklenmiştir. Sistemin çıktılarının gözlemlenmesi ve test edilebilmesi için Wishbone protokolü ile uyumlu UART ve Zamanlayıcı çevrebirimi tasarımı gerçekleştirilmiştir. Tasarlanan yapıların kullanımını kolaylaştırmak amacıyla, temel C geliştirme ortamı sağlanmış ve kütüphane desteği hazırlanmıştır. Tasarlanan sistem, Vivado benzetim ortamında ve Nexys A7-100T FPGA geliştirme kartı üzerinde çalıştırılıp test edilmiştir. Proje sonucunda, çeşitli gömülü sistem uygulamalarında kullanılabilir yapıda bir sistem elde edilmiştir.
Efficient implementation of simplified aes and its side-channel analysis
Lightweight cryptography is gaining momentum as the number of connected Internet of Things (IoT) devices in the world is expected to reach beyond 50 billion by 2030. With all that massive amount of connectivity, the demand for communication security will be higher as well as the edge processing speed. In this thesis, the Simplified AES (S-AES) algorithm, a popular, fast and feasible solution for the security of embedded devices concerning other ultra-lightweight block ciphers is studied. S-AES has been considered as one of the better options in terms of memory usage in microcontrollers, where memory is already in high demand. In this thesis, the S-AES encryption performance was improved by simple, yet efficient techniques applied on the MixColumns layer. STM32F4-DISCOVERY board having an ARM Cortex-M4 embedded processor is used to demonstrate these techniques while relatively comparing them concerning each other to show the performance improvements. Additionally, Altera Cyclone-IV and Xilinx BASYS-3 FPGA demo boards are used to demonstrate the high performance and low-area implementation of this algorithm compared to other lightweight block ciphers. Side-channel security of the implementation techniques was analyzed on STM32F4-DISCOVERY board to prove the implementation is still secure even though the performance is improved. As a conclusion, the embedded software and hardware implementations of S-AES showed that this encryption algorithm can be used in performance-critical areas such as Internet of Things (IoT).
FPGA tabanlı çok kanallı sayısallaştırıcı tasarımı
Son bir kaç yıldaki teknolijideki atılımlarla birlikte, farklı elektronik donanım sistemlerinde merkezi olmayan bir biçimde çalışan alt sistemlerin kullanımı artmıştır, özellikle yüksek hızlar gerektiren ölçüm işlemleri için ihtiyaç duyulan donanım sistemleri ile görseleştirme ve arayüz sistemleri için daha düşük hızlardaki donanımlar farklılık gösterebilmektedir ve çesitlilik sağlamaktadır. Ancak bu sistemlerde, farklı hızlarda çalışan birimler arasında veri aktarımı önemli bir gerekliliktir. Doğru ve güvenilir bir veri iletimi için farklı hızlardaki birimler arasında bir arabellek kurmak en etkili yol olarak kabul edilmektedir. Bu tezin amacı, FPGA üzerinde farklı saat hızlarında çalışan sayısallaştırıcı ve seri iletişim birimleri arasında en az veri kaybı ile ölçüm yapmak ve haberleşmeyi sağlamak için düşük maliyetli bir sayısal dönüştürücü tasarlamaktır. Tez kapsamında, FPGA üzerinde FIFO arabellek mimarileri incelenmiş ve uygun bir yapı kurulmuştur. Ayrıca hem düşük maliyet gözetilerek hem de ADC hızı yeterli görülen bir donanım seçilmiştir. Bunun sonucunda 8 kanaldan 16 bit ADC ile 0-3.3V arası ölçümler alınmış ve 20 ms periyotlar halinde UART aracılığıyla görselleştirici cihaza aktarılmıştır. ADC ve UART arasındaki Farklı saat hızlarından kaynaklanabilecek senkronizasyon sorunlarını önlemek amacıyla da FIFO kullanılmıştır.
An efficient FPGA implementation of cnn specialized in image recognition for breast cancer
Due to the popularity of image processing and its advantages, new fields have begun to be established using image processing technology in the medical sector, especially for diagnosing diseases. The information used for the diagnosis is preserved within the image pixels, and the quality of the diagnosis is restricted by the amount or quality of information preserved in every pixel. The problem arises when there is not enough pixel information in some/specific images, making it unfit for processing under all mentioned applications. In other words, the value of information preserved by any image is a function of what each pixel preserved. This problem is manifested in grayscale images (that are widely populated in medical applications) where only information about grey channels is available, and no chronic information exists. Because of that, grayscale images are unfit for image processing since the pixel information of the image is represented by one value only (grayscale channel), and no strong correlation can be ensured between any two images in grayscale (assumed for the same event/object). Convolution neural networks have achieved a wide range of classification challenges, including facial, object and activity recognition. However, short development time comes at the cost of performance and energy economy. Although PYNQ development boards have recently reached a level of maturity, where FPGA prototypes effort is equivalent to that of CPUs or GPUs, FPGA prototyping is still a solid alternative for developing embedded CNN applications. The research published here describes a design to speed up FPGA prototyping using an open-source framework; it offers a simplified platform for developing CNN-powered FPGA applications quickly. In this thesis, the proposed framework incorporates high-level convolutional networks, which are programmable for a wide range of network specifications and offer superior performance in a time-efficient manner. In this work, a convolutional neural network (CNN) is utilised for breast cancer detection; hence, big, coloured biopsy images are used for the training of the CNN model. Other models, such as random forest, k-nearest neighbors, naïve Bayes, support vector machine, etc., were also used. CNN could eventually preserve the accuracy of cancer prediction to 97%. Moreover, pre-trained deep learning paradigms were used for the same purpose, such as VGG-16, AlexNet, ResNet-18, ShuffleNet and LeNet. The proposed CNN network has outperformed many deep learning networks. Keywords : Convolutional neural network (CNN), field-programmable gate array (FPGA), Python productivity for ZYNQ (PYNQ), Central processing units (CPUs), Graphics processing units (GPUs)
Automatic datapath and controller generation for reconfigurable ASIP
The need for complex designs that meet the desired application specific criteria and time-to-market pressure increase the importance of High Level Synthesis (HLS) tools, which take high level behavioral representation of the desired functionality as the input and generate HDL description of hardware at RTL level for FPGA or ASIC targets. FPGAs are getting more popular than ASICs and microprocessors due to their architectural flexibility, on-site upgradability and computing power. In this thesis, an HLS tool for FPGAs is proposed. This tool has the following capabilities: (i) generation of optimized RTL which consists of datapath and its controller. To achieve this, the tool extracts the clock period of the optimized RTL by using the optimization results and the delay models of the arithmetic operators. (ii) generation of Golden RTL where there is no optimization and resource sharing on the datapath. (iii) estimation of delay and area of the generated RTL specifications by using the estimation models. This tool is integrated in RH(+) Design Automation Framework. The generated RTLs are tested in Xilinx Spartan-3 FPGA. The estimated delay and area of both the Golden RTL and Optimized RTL generated by the tool are compared with the results of Xilinx ISE tool set for different input applications.
A systematic approach for register file design in FPGAs
For the future of computing, wide usage of heterogeneous and parallel architectures is indispensable since advances in technology scaling cannot satisfy the expected increase in performance of computational platforms anymore. FPGA is a promising platform for such computing systems due to its configurable structure. Each part of an FPGA can be configured to perform a different task that it is best suited for. Multi-port and fast register files are very essential for this type of data intensive computational systems. Otherwise, available computational power cannot be utilized properly. When the characteristics of processing elements are different, such a system needs a heterogeneous register file (RF) that can serve different parts of the FPGA with different characteristics in terms of running frequency, data consumption/production rate, required number of ports, data widths, address spaces and endianness. In this dissertation, we firstly propose a new multi-port RF design which exploits the banking and replication of BRAMs with efficient shift register based multi-pumping (SR-MPu) approach. We also model this register file for the use of HLS tools. Finally, we propose a heterogeneous register file (HRF) architecture for FPGA-based heterogeneous systems. In this RF, world length and address spaces of the processing elements are adjustable. For the power and area reduction, the design takes advantage of frequency differences between processing elements by an efficient multi-pumping system. According to the literature, this is the first study on FPGA-based heterogeneous RFs. Experimental results show that both RF architectures outperform conventional RFs.
Hardware acceleration for multiple sequence alignment of proteins
Multiple Sequence Alignment (MSA), which has been an active research area for a long time, is a computational task that is used in the field of bioinformatics. MSA for proteins involves the process of aligning three or more amino acid sequences. The outputs of this task provide further information for other areas in bioinformatics such as homology searches, phylogenetic analysis and protein structure prediction. The algorithmic solutions for MSA can mainly be split into three groups: Direct approach, progressive approaches and iterative approaches. H4MSA is one of the iterative approaches in the literature, that uses multi-objective optimization and a type of genetic algorithm (GA) to solve the MSA problem. In this work, a hardware acceleration is proposed for the MSA tasks and H4MSA is selected as the test algorithm. The acceleration is accomplished by designing a hardware block for the evaluation of weighted sum of pairs score (WSPS), which is a commonly used scoring function in MSA applications and also used as an objective function in the H4MSA algorithm. The entire application is built in a CYCLONE V SOC device, where the hardware is implemented in the FPGA fabric and the test algorithm is run on the CPU core of the device. For testing the design, 12 different sequence sets from a well-known database are used, and the results show that the accelerated version of the algorithm achieves speedups of 1.7x to 20x over the CPU version.
Efficient hardware architectures for cryptographic algorithms used in computer and communication systems
Modern cryptography is an important discipline, which involves the disciplines of mathematics, electrical engineering and computer science, that provides the primitives of security services to information systems. Today, more important is how the fundamentals of cryptography are implemented and used. They involve significantly a series of computationally complex mathematical transformations and suffer from computational efficiency problems. Improving the security levels in computer and communication systems involves huge multiplications or performing the algorithm with longer key that might be a hundred digits long or longer, which make the computational complexity worse. In this dissertation, diverse efficient hardware architectures are proposed for a set of cryptographic algorithms, which are necessary to provide security functions to those systems, in order to overcome the computational efficiency challenges. Through the proposed design techniques, which accommodate resource sharing, efficient memory access scheme and tight scheduling, novel compact coprocessors are developed for many kinds of ciphers in symmetric and asymmetric cryptography. The proposed coprocessors focus on finding better trade-off between cost and performance and overcome the challenges introduced by the growing system needs. The proposed architectures are analyzed and compared based on hardware performance metrics consisting of area, frequency and throughput measures. The experimental results and comparisons show that the methods require very low-area with adequate throughput values for many applications. They also reveal a deeper understanding of the computational efficiency of studied cryptographic algorithms. Designing efficient hardware architectures for those algorithms solves the efficiency issues and reveals the parallelism behind the algorithm.
Verysimplecpu and synthesis of customized multi-core microcontrollers
This dissertation proposes the design and implementation of customizable multi-core microcontrollers (MCUs) on field programmable gate arrays (FPGAs) for low-cost embedded systems applications. Our proposed "Multi-Core Microcontroller Synthesis from C" (or shortly MC2SC) methodology provides a design flow that takes C programs as input, and then compiles, analyzes, profiles them and finally generates application-specific MCUs accordingly. Each MCU can run its own set of specific tasks in parallel and without tight scheduling constraints that are imposed by the other tasks within an application. In addition, each MCU can also have its own set of peripherals like GPIO, I2C, SPI, etc. For this purpose, we designed a simple, customizable, and Turing-complete soft processor named VerySimpleCPU (VSCPU) and extended its base architecture with various features including two different ISAs, memory-mapped I/O support, shared memory, etc. We also developed a toolchain for VSCPU that includes a C compiler, an application profiler, a worst-case execution time (WCET) analyzer, an assembler, and a cycle-accurate instruction set simulator. Furthermore, we developed a hardware generator that takes the system profile of the application, which is generated by the application profiler, and then generates the corresponding RTL design for the application. We evaluated and tested our proposed MC2SC methodology in five different use cases and showed that it can be used as an alternative to other hardware/software (HW/SW) co-design and co-synthesis techniques. VSCPU also proved useful in computer architecture education. Therefore this dissertation also includes a discussion of critical topics in computer architecture education. We surveyed 25 textbooks on computer architecture and 38 papers on computer architecture education from the perspective of 18 critical topics. We also introduced our own approach to teach computer architecture based on VSCPU and share our results.
FPGA tabanlı genel amaçlı dı̇jı̇tal ikı̇z sı̇stemı̇nı̇n gelı̇ştı̇rı̇lmesı̇ ve robot sı̇mülatörü ı̇le bı̇rlı̇kte kullanılması
Endüstriyel uygulamaların birçoğu gerçekleştirilmeden önce, modellenerek, benzetim ortamında kontrol edilerek veya test edilerek incelenmektedir. Bu, kontrol sistemlerini tasarlamak, test etmek, süreç performansını optimize etmek veya operatörleri eğitmek için kullanılmaktadır. Genellikle, işletim sistemiyle çalışan bilgisayar tabanlı sistemlerle kolayca elde edilebilen bu benzetimler, yazılımsal bir bakış açısı sunar ve bu nedenle modellenmiş sistemin çalışma süresi ile benzetim süresi arasında büyük farklar oluşabilmektedir. Bu problemi çözmek için, gerçek zamanlı çalışabilen Gerçek Zamanlı Dijital Simülatör (Real Time Digital Simulator RTDS) veya dijital ikiz fikri ortaya çıkmıştır. Dijital sistemler, paralel çalışma kabiliyetine sahip olan Sahada Programlanabilir Kapı Dizileri (Field Programmable Gate Arrays FPGAs) gibi çözümlerle ihtiyacı tatmin edici bir şekilde karşılayabilmektedir. Bu tez çalışmasında, sabit mıknatıslı doğru akım motoru modellenerek FPGA üzerinde gerçek zamanlı olarak çalıştırılmıştır. Aynı koşullar altında, hem gerçek motor hem de modellenmiş FPGA tabanlı dijital ikizi gerçek zamanlı olarak çalıştırılmıştır. Hem dijital ikiz motorun hemde gerçek fiziksel motorun armatür akımları ve motor hızları anlık olarak aynı osiloskop ekranında incelenmiştir. Sonuçlar, dijital ikiz motor ile gerçek motor arasında yüksek doğrulukta benzer dinamiklerin elde edilebileceğini göstermiştir. Ayrıca PMDC motorların FPGA temelli dijital ikizi, robot simülasyon programı olan Webots uygulaması ile bir diferansiyel tahrikli mobil robotun motorlarının elektriksel tepkilerinin simülasyonu için ek simülatör olarak kullanılmıştır. Bu çalışmalar sonucunda motorun akım, hız ve moment değişkenleri farklı yük ve yörüngeler için elde edilmiştir. Önerilen sistemle gerçek zamanlı uygulama ortamlarının dijital ikizlerinin elde edilebileceği gösterilmiştir.
Yerden yüksekliği değiştirilebilen eklemli tekerlek yapısına sahip bir güvenli taşıma aracının tasarımı ve FPGA ile kesir dereceli kontrolü
Tezin konusu olan Güvenli Taşıma Aracı (GTA) ile ilgili literatürde çeşitli çalışmalar mevcuttur. Ancak hareket kabiliyetinin ve performansının arttırılması amacı ile önerilen eklem bacaklı tekerlek yapısına sahip bir GTA'nın çalışır halde bir örneği bulunmamaktadır. Benzer yapıda bir araç tasarımı ise henüz başlangıç aşamasındadır. Literatürdeki çalışmalardan farklı olarak yönünü değiştirmeden belirli yükseklikteki engellerin üzerinden ilerleyebilen ve eklem açıları ayarlanarak yerden yüksekliği değiştirilerek farklı yüksekliklerdeki yükleri alıp bırakabilen bir tasarım yapısı, tez çalışmasında önerilen robotun en önemli özgün değeridir. İleri robotik teknolojilerinin günümüz örneklerinde sıklıkla kullanılmaya başlanan Fırçasız Doğru Akım Motoru (FDAM) bu çalışmada tahrik elemanı olarak kullanılmıştır. FDAM'ların yüksek performanslı olarak kontrolü için modern kontrol yöntemlerinden olan Kesir Dereceli Kontrol (KDK) yöntemi kullanılmış olup, KDK algoritmaları FPGA (Field-Programmable Gate Array - Alanda Programlanabilir Kapı Dizisi) kartları üzerinde gerçek zamanlı olarak gerçekleştirilmiştir. Henüz literatürde FDAM'ın KDK'sına ilişkin FPGA ortamında başarılı bir gerçek zamanlı uygulama mevcut değildir. Çok sayıda FDAM'ın aynı anda ve yüksek doğrulukla kontrolünün gerçek zamanlı KDK ile sağlanacak olması tez çalışmasının en önemli zorluğu, araştırma konusu ve bir diğer özgün değeridir. Ayrıca oldukça verimli motorlar olan FDAM'ların KDK ile üstün başarımlı olarak kontrol edilebilmesi ile yüksek performans ve minimum enerji tüketimi hedeflenmiş ve robotik alanında önemli bir araştırma konusu olan güç yönetimi hakkında önemli çıkarımlar sağlanmıştır.
Tarım robotu tasarımı, üretimi ve FPGA ile görüntü işleme tabanlı kontrolü
Günümüzde birçok alanda robotlaşma hız kesmeden devam etmektedir. Robotlaşmanın hız kazandığı diğer bir alan ise tarım sektörüdür. Dünya nüfusunun arttığı, kaynakların azaldığı ve tarım ürünlerinin temel girdi maliyetlerinin arttığı günümüzde, robotlar kullanılarak daha az kaynak kullanımı ile daha temiz enerji ile daha verimli tarım ürünlerinin üretimi amaçlanmaktadır. Bu tez çalışmasında bir tarım robotu tasarlanmış ve FPGA ile kontrolü gerçekleştirilmiştir. Otonom olarak çalışacak tarım robotu tarım alanını tohum ekimine hazır hale getirmek için arka kısmında bulunan kazıcı mekanizma ile tarla sürme işlemini yerine getirmektedir. Tahrikinin ve dümenlemesinin dört tekerden yapılması ile tarım arazisinde güçlü ve kararlı bir manevra kabiliyeti kazandırılması amaçlanmıştır. Tarla sınırlarına çekilen beyaz şerit ile tarla sınırları tanımlanmıştır. Tarla sınırlarında bulunan beyaz şeritler görüntü işleme ile algılanmıştır. Mesafe algılaması için Lidar sensörü kullanılmıştır. Çalışmada PYNQ-Z1 FPGA kartı kullanılmıştır ve böylece FPGA'ların tarım alanına başarılı bir şekilde uygulanabileceği gösterilmiştir. Anahtar Kelimeler:
Incremental fuzzy control of BLDC motor on FPGA for missiles
In this study, the comparison of Incremental Fuzzy and Proportional Integral (PI) control methods on Field Programmable Gate Array (FPGA) is investigated for gimbals and fins of missiles which include Brushless Direct Current (BLDC) motors. The BLDC motors are widely used in two important parts of guided missiles due to their high performance. Firstly, Gimbals usually include two BLDC motors and seeker camera. These motors provide two axis seeker camera motions, so the missiles can trace the target. Secondly, missiles can be guided to intended direction by BLDC motors that are used in the control system of fins. According to these roles, the control of BLDC motors is very important for missiles and defense industry. Therefore, the performances of Incremental Fuzzy and PI control methods on BLDC motors were analyzed in detail in terms of both simulation and experimental study. The simulation results were obtained by using Matlab/Simulink program. FPGA based electronic board was used for experimental results. The experimental results are compatible with simulation results. It is proved that Incremental Fuzzy control method is more reliable and stable than PI control method. So implementation of Incremental Fuzzy control method improves the missiles performance.
Gömülü yaya belirleme sistemi tasarımı ve gerçeklemesi
Artan görüntü işleme çalışmaları ve gelişen teknoloji, görüntü işleme temelli sistemlerin uygulama alanlarını hızla genişletmektedir. Günümüzde, bilgisayarla görü sistemleri ile yüz tanıma, plaka tanıma, yaya tanıma gibi nesne tanıma uygulamalarına sıkça rastlanılmaktadır. Son yıllarda yaya tanıma sistemleri, otomotiv teknolojileri alanında da kendine uygulama sahası bulmakta, trafikte yaşanan kazalar ve nedenleri üzerine hazırlanan raporlar, bu alanda yapılan çalışmalar için motivasyon kaynağı olmaktadır. Dünya Sağlık Örgütü tarafından hazırlanan raporlara göre, trafik kazaları dünya genelinde yılda 1.200.000 insanın ölümüne neden olurken, bu ölümlerin büyük bir çoğunluğunu yayalar oluşturmaktadır. Bu çalışmada Yönlü Gradyanların Histogramı (HOG) algoritması ve Destek Vektör Makinesi (SVM) kullanılarak bir yaya tanıma uygulaması gerçekleştirilmiştir. Yaya tanıma uygulamalarında öznitelik çıkarıcı bir yöntem olarak sıklıkla kullanılan HOG algoritması Sahada Programlanabilir Kapı Dizileri (FPGA) ile donanımsal olarak gerçeklenmiş, çıkarılan özniteliklerin sınıflandırılması ve yaya tanıma işi ise mikroişlemci üzerinde, SVM ile yazılımsal olarak yapılmıştır. Tez çalışması kapsamında, tasarlanan sistemi gerçeklemek üzere FPGA ve mikroişlemcili bir düzenek kurulmuş, düzeneğin birimleri olan FPGA ve mikroişlemciyi haberleştirmek üzere basit bir arayüz kartı tasarlanmıştır. Kurulan düzenekte yer alan FPGA ve mikroişlemci birimlerinin seçiminde düzeneğin taşınabilirliği ve güç tüketimi ön planda tutulmuştur. Buna göre FPGA birimi olarak Terasic firmasının Altera DE0 Nano uygulama geliştirme kartı, mikroişlemci birimi olarak ise ARM mimarisi kullanan BeagleBone uygulama geliştirme kartı kullanılmıştır. Gerçeklenen sistem, NICTA yaya veri tabanından alınan 2000 örnek ile eğitilmiş, aynı veritabanından alınan 2000 farklı örnek ile yapılan testlerde sınıflandırma başarımı %98.15 olarak ölçülmüştür.
OFDM transmitter and receiver implementation on FPGA
In this thesis, digital modulations which are 4QAM and QPSK are designed and implemented using FPGA hardware using OFDM communication technique. The Genesys Virtex-5 development card produced by Digilent is used as hardware. The development of the relevant card software was developed with the System Generator Blocks and native Simulink blocks in Simulink (MATLAB 2012a) and transferred to the corresponding card. In the steps of developing algorithms, digital modulation techniques are used.
Spatial methods for direction of arrival estimation and hardware implementation
In this thesis, spatial methods for direction of arrival estimation and it hardware implementation are discussed. Estimation of the direction of arrival (DOA) of signals are widely used in different fields such as radar, sonar, acoustics, astronomy, and communications technologies. Spatial spectrum focuses on researching the spatial characteristics of the signal and the direction of the source. It displays signal propagation across all directions to the receiver. Therefore, if the spatial range of the signal is detected, then DOA can be found. This technology is very essential in signal processing, and it has expanded rapidly in recent years in particular finding the DOA of multiple signal sources. In this context, many algorithms have been used and have made great accomplishments over the last few years. In this thesis, firstly, the Capon beamforming and conventional beamforming based on ULA arrangement are simulated in MATLAB. The effects of the number of sensors, the distance between sensors, the number of samples, and the effect of SNR value were examined. The high number of sensors, high SNR values and the high number of samples increased the resolution and accuracy, while the distance between the sensors was chosen more than half of the wavelength, which led to the prediction of false angles. So it is observed that it would be best to keep the spacing at half of the wavelength. After MATLAB simulations, conventional beamforming is implemented in VHDL which is a hardware description language. For the VHDL implementation, signed fixed point numbers are used. The DOA estimation is implemented in VHDL for ULA. According to the simulation results, the VHDL algorithm achieved the angle values with a small margin of error.
SRAM tabanlı FPGA devrelerinde LUT seviyesinde fonksiyonlar arasındaki NPN ilişkilerin maksimize edilmesi
Bu tezde, yeni bir FPGA (Field Programmable Gate Array) sentez algoritması geliştirmek için araştırma yapılmıştır. Yeni algoritma LUT (Lookup Table) seviyesindeki devrelerde NPN (Input Negation, Input Permutation and Output Negation) denk fonksiyon sayısını artırmayı amaçlamaktadır. Hedefimiz, NPN denk fonksiyonlar arasında SRAM (Static Random Access Memory ) paylaşımı sağlayan, yeni ve verimli bir FPGA mimarisi geliştirmektir. Bu tez çalışmasında, hızlı bir şekilde NPN denklik kontrolü yapmak amacıyla, FPGA sentez aracı olan ABC (A System for Sequential Synthesis and Verification) aracı için eklenti olarak çalışan bir araç geliştirilmiştir. Geliştirmiş olduğumuz aracın çalışma prensibi şöyledir: Öncelikle, iki adet mantıksal fonksiyonu hiper çizge olarak formülize eder. Daha sonra, çizge izomorfizm kontrolü yapan Nauty izomorfizm karşılaştırma aracını çağırıp bu iki çizgenin denkliklerini kontrol eder. Kullanıcılar, referans fonksiyon kümesini ABC aracına girdi olarak verirler. ABC aracı geliştirdiğimiz eklentiyi kullanarak kullanıcılardan aldığı fonksiyon kümesindeki fonksiyonlara NPN denk, LUT fonksiyonları oluşturur. Kullanıcının girdi olarak verdiği fonksiyonlar şöyle seçilir: İlk önce, devre orijinal ABC aracı ile sentezlenir. Normal ABC aracı sentezleme sonucu oluşan devreler analiz edilip en çok tekrar eden fonksiyon sınıfları belirlenir. Sonrasında bu sınıflardan seçilen temsilci fonksiyonlar geliştirmiş olduğumuz eklenti ile ABC aracında sentezleme için seçilir. Bir defaya mahsus da geliştirdiğimiz eklenti aktifleştirilip ABC aracı kullanılarak sentezleme yapılır ve oluşturulan LUT'ların girdi olarak verilen fonksiyonlara NPN denk olması sağlanır. Geliştirmiş olduğumuz ABC aracı eklentisi, olabilecek en iyi şekilde kullanıcıların girdi olarak verdiği fonksiyonlara NPN denk LUT'lar oluşturmaya çalışır. Önerilen araştırmanın performansı, MCNC (Microelectronics Center of North Carolina) referans devreleri ile yapılan bir dizi FPGA sentezleme ile ölçülmüştür. Bu tez çalışmasında, beş ve altı girişli fonksiyonlar araştırılmıştır. Beş ve altı girişli fonksiyonların seçilmesinin nedeni pratik olarak kullanılabilir olmalarıdır.
Gerçek zamanlı video işleyen yeni bir hücresel sinir ağı emülatörü tasarımı ve FPGA ile gerçeklenmesi
Hücresel Sinir Ağları (HSA) (Cellular Neural Networks (CNN)) kavramı Prof. Leon O. Chua ve L. Yang tarafından Kaliforniya Berkeley Üniversitesinde Aralık 1988 - Kasım 1997 arasında yapılan ?Nonlinear Circuits and Neural Networks? adlı bir ONR (Office of Naval Research) projesi sırasında geliştirilmiş ve 1988 yılında yayımlanmıştır. Daha sonraları Macar Bilim Akademisinden Prof. Tamás Roska ile birlikte yine Berkeley'de yapılan bir çalışmada Prof. Chua ve Prof Roska HSA Çok Kapsamlı Makinesi (HSA-ÇKM) (CNN Universal Machine) yapısını geliştirmişlerdir. Tasarlanan HSA-ÇKM yapısı önce küçük ölçekli (64×64), sonra daha büyük ölçekli (128×128) analog tümdevreler üzerinde gerçeklenmiştir. Bu tümdevrelerin işlem hızları çok yüksek olmasına rağmen, eşdeğer dijital doğruluklarının 7-8 bit olması, maliyetlerinin çok yüksek olması, şu ana dek gerçekleştirilebilen analog işlemci sayısı en yüksek tümdevrenin 128×128 hücreli (işlemcili) ve halen üzerinde çalışılmakta olan 256×256 analog hücreli HSA tümdevresinin bitirilememiş olması, araştırmacıları HSA yapısının dijital emülasyonları üzerinde çalışmaya yöneltmiştir.Bu tez çalışmasında, HSA yapısının FPGA tümdevresiyle dijital emülasyonu için kullanılabilecek yeni bir emülatör yapısı tasarlanmış, gerçeklenmiş ve bir kenar belirleme uygulamasıyla test edilmiştir. Bu yapı, basit taramalı (progressive) video işaretlerini gerçek zamanlı olarak işleyebilecek kadar hızlıdır ve bir VGA video işaretini alarak gerçek zamanlı olarak işleyip sonucu bir VGA monitöründe gösterebilir. Ayrıca, sistem maliyetlerinin düşürülmesi amacıyla yapı, FPGA dışında bir bellek elemanına ihtiyaç duymayacak şekilde tasarlanmıştır. Bu yeni yapı dijital görüntü işleme uygulamaları için hızlı ve genel bir çözüm oluşturmaktadır.Bu tez çalışması, küçük hedeflere adım adım ulaşarak sonuç hedefe varma yaklaşımıyla ilerletilmiştir. Bu yaklaşım doğrultusunda, öncelikle bir HSA emülatörü işlem birimi yapısı, çalışma hızı önemsenmeden oluşturulmuştur. Sonra bu işlem birimi yapısı, ardışık düzenle (pipeline) çalışması sağlanarak hızlandırılmış ve sistemdeki işlem birimlerinin çizgisel bir dizilimle (kaskad) bağlanarak birden fazla işlem biriminin eş zamanlı olarak çalışması sağlanmıştır.Tasarım ortamı olarak Xilinx firmasının ISE yazımı ve bu yazılımın şematik editörü kullanılmıştır. Tasarım öncelikle şematik editörle bilgisayar ortamına aktarılmış, daha sonra ISE yazılımı ile simülasyonu yapılarak tasarımdaki hatalar bulunmuş ve düzeltilmiştir. Tasarım, simülasyon programında çalışması sağlandıktan sonra FPGA kartı üzerine yüklenerek denenmiştir. Deneme işleminde, Xilinx firmasının ChipScope Pro yazılımı kullanılarak FPGA'de oluşturulmuş olan lojik analizör bloğu ile FPGA üzerindeki sinyaller çalışma esnasında bilgisayar ekranından gözlenmiş ve hata analizi yapılmıştır. Gözlenen hataların oluşma nedeni saptanarak tasarımda düzeltmelere gidilmiş ve sistemin hatasız çalışması sağlanmıştır.Sonuç olarak, basit taramalı video işretlerini 3×3 HSA şablonları ile dış bellek kullanmadan gerçek zamanlı olarak işleyen yeni bir HSA emülatörü yapısı önerilmiş ve Celoxica RC203 kartında bulunan Xilinx Virtex-II 3000 FPGA tümdevresi üzerinde gerçeklenmiştir. Gerçeklenen sistem 640×480 piksel 60 fps monokrom VGA video girişi ile test edilmiş ve çıkış videosu bir VGA monitöründe gözlenmiştir.Gerçeklenen emülatör yapısı CPU Turkey 2008 yarışmasının Akademik Yenilikçi Gömülü Sistem Tasarımı kategorisinde birincilik ödülü almıştır.
Systolic architectures for sequence alignment operations
In this work, new and optimized algorithms and application specific processors based on these algorithms to perform sequence alignment operations, which is one of the basic operations in bioinformatics are designed. In this work, systolic architectures are developed to implement pairwise and multiple sequence alignment operations. Proposed hardware methods develop hardwares implemented on ASIC and FPGA platforms at the rate of over one hundred per cent. The designs proposed in this work provides performance gain up to 189,92% when it is implemented on FPGA. Therefore, it is provided to other research branches in bioinformatics to analyse larger amount of data in smaller time periods.Key Words: Bioinformatics, systolic architectures, application specific processors, FPGAs, Smith-Waterman algorihtm