Hücresel yapay sinir ağı ve kaotik devre temelli rasgele sayı üreteci tasarımları

Bu tezde, kriptografik uygulamalarda kullanılan Rasgele Sayı Üretecinin (RSÜ) yapısı, türleri ve özellikleri detaylı olarak incelenmiş olup kaotik sistem tabanlı RSÜ tasarımları ile FPGA (Field Programmable Gate Array- Sahada Programlanabilir Kapı Dizileri) kartında gerçek zamanlı olarak rasgele sayı/bit üretimi gerçekleştirilmiştir. Ayrıca literatürde var olan bazı kaotik sistemler detaylı olarak incelenmiş ve sistemlerin XSG (Xilinx System Generator, Xilinx Sistem Üreteci) platformunda donanım tabanlı benzetimleri gerçekleştirilmiştir. Tez çalışmasında üç farklı RSÜ tasarımı önerilmiştir. Tasarımlar, XSG platformunda donanım tabanlı benzetimleri gerçekleştirildikten sonra Xilinx ISE FPGA Editor arayüzünde Verilog HDL (Verilog Hardware Description Language- Verilog Donanım Tanımlama Dili) ile kodlanmıştır. RSÜ tasarımları sonucunda elde edilen bit dizilerinin rasgeleliliği NIST (National Institute of Standards and Technology- Ulusal Standartlar ve Teknoloji Enstitüsü) 800.22 istatistiksel test paketi ile test edilmiştir. Ayrıca bit dizilerinin aperiyodiklik derecesi, ölçek indeksi (scale index) algoritması kullanılarak hesaplanmıştır. Tezde, önerilen ilk RSÜ tasarımı bir benzetim çalışmasıdır. Tasarımda entropi kaynağı olarak üç durum değişkenine sahip kaotik bir sistem ve son işlem olarak Trivium şifreleme algoritması kullanılmıştır. Tasarımın XSG platformunda donanım tabanlı benzetimi gerçekleştirilerek üretilen bitlerin rasgeleliliği test edilmiştir. İkinci RSÜ tasarımında entropi kaynağı olarak kaotik davranış sergileyen üç hücreli otonom Hücresel Yapay Sinir Ağı (HYSA) modeli ve son işlem olarak Trivium şifreleme algoritması kullanılarak üç farklı senaryo için bit üretimi gerçekleştirilmiştir. Böylece tasarım, 2.015 Mbps hızında rasgele bit üretimi sağlamıştır. Üçüncü RSÜ tasarımında ise entropi kaynağı olarak Memristörlü kaotik HYSA modeli ile birlikte lojistik harita sistemi kullanılmıştır. İki kaotik sistemin çıkışının örneklenip sayısallaştırılması sonucu elde edilen bit dizileri XOR son işlemine uygulanarak rasgele bit üretimi gerçekleştirilmiştir. Tasarım sonucunda 125 kbps hızında ve çok düşük FPGA kaynak kullanımı ile rasgele bit üretimi sağlandığı gösterilmiştir.