SLR based partıtıonıng on multı-dıe FPGA chıps

Son yıllarda, donanım hızlandırma teknolojilerindeki dönüştürücü gelişmeler, özellikle Alan Programlanabilir Kapı Dizileri (FPGA'lar), yapay zeka (AI), makine öğrenimi (ML), büyük veri analitiği ve yüksek performanslı bilgi işlem (HPC) alanlarındaki hesaplama yoğunluklu uygulamaların performansını önemli ölçüde artırmıştır. Ancak, FPGA tabanlı sistemlerin ölçeği ve karmaşıklığı arttıkça, çipler arası iletişim, kaynak bölümlendirme ve çoklu kalıp FPGA'larının verimli kullanımı gibi zorluklar ortaya çıkmıştır. Bu tez, çoklu kalıp FPGA çipleri için SLR tabanlı bölümlendirmeyi desteklemek üzere Yüksek Seviyeli Sentez (HLS) derleyicisini geliştirerek bu zorlukları ele almaktadır. Önemli katkılar arasında Süper Mantık Bölgesi (SLR) kısıtlamalarına göre uyarlanmış bir bölümlendirme algoritmasının geliştirilmesi yer almaktadır. Ek olarak, otomatik boru hattı ve veri yolu genişliği dönüşümü gibi verimli kaynak kullanım teknikleri kullanılarak, çoklu kalıp mimarilerindeki zamanlama ve yönlendirme darboğazlarının üstesinden gelmek hedeflenmiştir. Önerilen metodolojiler Xilinx Virtex UltraScale+ FPGA'larda doğrulanmıştır. Bu çalışma FPGA bölümleme tekniklerinin ilerlemesine katkıda bulunmaktadır ve çoklu kalıp mimarilerinde donanım hızlandırmayı optimize etmeyi hedefler.