Yeniden yapılandırılabilir hesaplama için ölçeklenebilir önbellek-tutarlı bellek mimarisi

Alanda programlanabilir kapı dizileri, tekrar programlanabilme ve uygulamaya özgü verimli donanım tasarlama imkânı sunduğu için yüksek performanslı hesaplamada büyük bir potansiyele sahiptir. Ancak, algoritmalara özel donanım mimarilerini, tasarım süreçleri zor olan düşük seviye programlama dilleri ile tanımlamak gerekmektedir. Yakın zamanda yapılan araştırmalar, yüksek-seviye programlama dilleri ile verimli donanım tasarımı yapmayı mümkün kılmıştır. Yüksek-seviye sentezleme (YSS) derleyicileri, yazılım programlarını otomatik olarak kaydedici-transfer seviyesi tasarıma dönüştürerek programlama kolaylığı sağlar. Bu derleyiciler verilen algoritma için verimli ve bağımsız veri yollarını ve sonlu durum makinelerini üretirken veriye ulaşımda tutarlı, verimli ve özel bir bellek mimarisine ihtiyaç duyar. Bu tezde, bir YSS derleyicisi için üretilen veri yollarını sürekli besleyecek, bekleme sürelerini kısaltacak ve verilerin tutarlı olmasını sağlayacak ölçeklenebilir önbellek-tutarlı bir bellek mimarisi önerilmiş ve Verilog dilinde gerçeklenmiştir. Dizin-tabanlı yazmada-güncelle protokolüne uyan bu bellek mimarisi, yeni bir tutarlılık protokolüne sahiptir. Derleyici tarafından belirlenen tutarlı önbelleklerin ve dizinlerin sayısı isteğe bağlıdır. Tutarlı önbellekler, farklı tutarlılık alanlarına ait olabilir ve dizin, tutarlılık trafiğini sadece aynı tutarlılık alanındaki önbellekler arasında yönetir. Derleyiciye entegre edilen protokolün, 51 temel referans uygulama için üretilen donanımlarda hatasız bir şekilde çalıştığı yazılım-donanım karşılaştırması ile doğrulandı. Bu testlerde, L2 önbelleklere bağlı olan 2 dizin yer alırken, gerçeklenen algoritmaya bağlı olarak değişen L1 tutarlı-önbelleklerin sayısı 2 ile 39 arasındadır. Modelin ölçeklenebilirliği ve performans potansiyeli gösterilmiştir.